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Plan du cours
Fondamentaux de l'architecture RISC-V et aperçu de l'écosystème
Paysage de l'ISA RISC-V et adoption industrielle
- Philosophie d'un ISA ouvert et paysage de normalisation de RISC-V International
- Modèle mental de RISC-V : Architecture Load-Store, Fichier de registres, Ordre des octets
- Comparaison avec ARM, x86 et POWER : Arbitrages pour les architectures de calcul hétérogènes
- Évaluation de la maturité de l'écosystème : SiFive, T-Head, Western Digital et la communauté croissante du silicium open-source
- Interfaces standardisées : ISA RISC-V Privileged, Couche d'abstraction logicielle Machine (MSBL)
Modèles de mémoire et conformité ABI
- Spécification de l'architecture non privilégiée : carte des registres spéciaux (CSR), gestion des exceptions et hiérarchies de mémoire
- Ensembles d'instructions RV32I / RV64I et conformité ABI pour la portabilité binaire interplateformes
- Conventions d'ordonnancement mémoire et instructions barrières pour les systèmes multiprocesseurs
Programmation assembleur RISC-V et chaîne d'outils compilateur
Programmation des instructions bas niveau
- Extensions d'instructions entières de base (I), Multiplication/Division (M), Opérations atomiques (A)
- Stratégies de programmation sensibles au format binaire pour les cibles RISC-V 32 et 64 bits
- Conventions d'appel et gestion des trames de pile pour les systèmes logiciels embarqués et temps réel
Maîtrise de la chaîne d'outils compilateur
- Chaîne d'outils compilateur basée sur LLVM : Clang, LLVM, Binutils pour la cross-compilation RISC-V
- Scripts de liaison, sections et configuration de la disposition mémoire pour les environnements bare-metal et RTOS
- Intrinsèques du compilateur, niveaux d'optimisation et réglage de code piloté par le profilage
- Flux de travail de développement de chaînes d'outils open-source : construction, test et empaquetage de chaînes GCC/Clang personnalisées
Développement de systèmes embarqués et systèmes temps réel (RTOS)
Programmation bare-metal et RTOS
- Programmation système en Rust pour RISC-V : abstractions sans coût, gestion sécurisée de la mémoire et développement bare-metal
- Environnements No-Std : liaiseurs personnalisés, développement de pilotes de périphériques et E/M mappé en mémoire
- Développement de BSP Zephyr RTOS et Buildroot pour les cibles RISC-V
- Interfaçage des périphériques : GPIO, I2C, SPI, UART et programmation du contrôleur DMA
Optimisation de la puissance et des performances
- Mise en veille d'horloge, gestion des domaines d'alimentation et optimisation des modes basse consommation
- Analyse des performances précise au cycle avec des profilers de simulation et des compteurs de performance matériels
- Réglage de la latence des interruptions temps réel pour les applications critiques en matière de sécurité
Développement du noyau Linux et du chargeur d'amorçage pour RISC-V
Firmware d'amorçage et écosystème du bootloader
- OpenSBI (implémentation de la spécification SBI) : développement de firmware d'amorçage
- UEFI/EDK II sur RISC-V : développement de la pile d'amorçage firmware moderne
- Porting de Coreboot et U-Boot pour les ordinateurs monocartes RISC-V
Intégration du noyau Linux
- Contributions au noyau principal RISC-V : superpositions de description de matériel (device tree), topologie CPU et développement de pilotes pour les contrôleurs d'interruption (AIA)
- Développement de BSP fournisseurs et configuration du noyau pour des plateformes SoC personnalisées
- Prise en charge des systèmes de fichiers, pile réseau et conteneurisation (Docker, Kubernetes) sur les hôtes RISC-V
Conception de SoC RISC-V et prototypage FPGA
Architecture et intégration de SoC multicœur
- Méthodologies de conception Network-on-Chip (NoC) pour les processeurs multi-cœurs RISC-V
- Cohérence de cache Axi4/CHI et protocoles de communication inter-processeur
- Intégration d'IP open-source : OpenCores, ChIPS Framework et composants RTL des fournisseurs
- Conception de matrice de bus et intégration du contrôleur mémoire (DDR, SRAM, eMMC, PCIe)
Prototypage de processeur basé sur FPGA
- Synthèse et mise en œuvre FPGA du cœur RISC-V (par exemple, BOOM, VexRiscv, PULP)
- Assertions SystemVerilog (SVA) et méthodologie de vérification fonctionnelle basée sur UVM
- Outils de vérification formelle et tests basés sur les propriétés pour la validation des cœurs RISC-V
Extensions vectorielles RISC-V et accélération spécifique au domaine
Plongée approfondie dans l'extension RVV (RISC-V Vector)
- Chargement/stockage vectoriel, multiplication-addition fusionnée vectorielle (VFMA) et accélération des calculs matriciels
- Opérations vectorielles de longueur variable (VL, VLEN) pour l'exécution SIMD optimisée par la charge de travail
- Opérations de masque vectoriel, contrôle par segment et flexibilité des types de données pour les charges DSP et ML
Conception de DSP personnalisés et instructions spécifiques au domaine
- Conception d'accélérateurs spécifiques au domaine via des extensions personnalisées et des interfaces d'opérandes basées sur CBAR
- Modifications du frontend du compilateur pour la génération d'instructions personnalisées et l'émission de code
- Stratégies de partitionnement matériel-logiciel pour l'intégration d'accélérateurs dans les SoC de production
Accélération IA et apprentissage automatique en bordure sur RISC-V
Conception et intégration de NPU pour les processeurs RISC-V
- Architecture des Unités de traitement neuronal (NPU) : tableaux systoliques, cœurs tensoriels et compression des poids pour l'accélération IA sur puce
- Techniques de quantification de modèles (INT8, INT4, FP8) pour le déploiement en bordure sur RISC-V
- Compatibilité des frameworks : TensorFlow Lite Micro, ONNX Runtime et PyTorch Edge sur les cibles RISC-V
Calcul hétérogène pour les charges de travail IA
- Co-conception du CPU hôte RISC-V avec un NPU accélérateur IA pour les pipelines d'inférence temps réel
- Optimisation de la sous-systeme mémoire : gestion de la bande passante HBM/DDR pour les poids et activations des modèles ML
- Budget thermique et alimentation pour les systèmes d'inférence IA en bordure
Sécurité matérielle et calcul confidentiel sur RISC-V
Protection de la mémoire physique et exécution fiable (Trusted Execution)
- Protection de la mémoire physique (PMP) et mécanismes de sécurité du marcheur de table de pages
- Architectures de enclave sécurisée/TEE pour RISC-V : intégration d'OP-TEE, environnements d'exécution fiables de type SEV
- Sécurité de la chaîne d'amorçage : racine de confiance, amorçage sécurisé et attestation de lancement mesuré
Accélération cryptographique
- Extensions cryptographiques RISC-V (Zk, Zkr, K extensions) : accélération SHA, AES, RSA, RSA-PSS et ECC
- Intégration de la cryptographie post-quantique (PQC) pour les processeurs RISC-V de nouvelle génération
- Techniques d'atténuation des attaques par canaux auxiliaires : programmation à temps constant, masquage et générateurs de nombres aléatoires matériels
Architecture personnalisée avancée et conception d'extensions ISA
Architecture spécifique au domaine et extensions d'instructions personnalisées
- Méthodologie de conception d'extension ISA : encodage, tables d'encodage, analyse de l'impact sur l'ABI et processus de soumission de la spécification RISC-V International
- Conception personnalisée du fichier de registres avec CBAR (Custom Base Address Registers) pour le dispatch des opérandes
- Pipelining des instructions, détection des hazards et modifications du pipeline pour les extensions personnalisées
Vérification et validation des modifications architecturales personnalisées
- Conception de bancs d'essai pour les extensions personnalisées : génération d'stimuli dirigés versus aléatoires sous contraintes
- Cadres de test régressif et vérification pilotée par la couverture pour les modifications architecturales
- Tests d'interopérabilité : garantie que les instructions personnalisées fonctionnent dans les contraintes ABI établies
Applications RISC-V critiques en matière de sécurité et automobiles
Sûreté de fonctionnement et conformité aux normes automobiles
- Conformité à la sûreté de fonctionnement ISO 26262 pour les processeurs automobiles RISC-V
- Classification ASIL-Q et développement du manuel de sécurité pour les IP silicium RISC-V
- Gestion déterministe des interruptions, paires de cœurs lockstep et protection mémoire pour les systèmes RISC-V critiques en matière de sécurité
Applications industrielles temps réel et calcul en bordure
- Conformité IEC 61508 SIL et ordonnancement déterministe sur des plateformes multicœurs RISC-V
- Développement de passerelles IoT industrielles avec RISC-V : connectivité, analytique en bordure et systèmes de mise à jour du firmware OTA
Projet intégré : développement système complet RISC-V
Projet sur le cycle de vie complet
- Spécification architecturale : conception d'extensions ISA et configuration du cœur pour un cas d'utilisation défini
- Implémentation RTL en SystemVerilog avec bancs d'essai UVM et couverture de vérification formelle
- Prototypage FPGA, développement du firmware d'amorçage et intégration de la pile de pilotes bare-metal
- Personnalisation du BSP Linux et de la chaîne d'outils pour le cœur RISC-V personnalisé
- Déploiement des charges de travail IA : intégration NPU, quantification de modèles et benchmarking des performances
- Validation de la sécurité : application du PMP, amorçage sécurisé et benchmarking de l'accélération cryptographique
- Documentation technique architecturale, analyse de la stratégie IP et présentation à l'équipe transversale
21 Heures
Nos clients témoignent (2)
Les explications et l'interactivité du formateur étaient vraiment excellentes ; même si je n'étais probablement pas assez expérimenté, j'ai beaucoup appris !
Pieter Bruynseels - Spot Buy Center BV
Formation - Design Patterns
Traduction automatique
J'ai aimé la plateforme que nous avons utilisée. Elle était vraiment agréable et facile à utiliser. J'ai particulièrement apprécié la section sur TypeScript, en particulier les parties consacrées aux espaces de noms et aux modules.
Robert - DB Global Technology
Formation - JavaScript - Advanced Programming
Traduction automatique
